新年あけましておめでとうございます。第一技術部の赤谷です。
昨年10月の「パーシャルパワーダウン時に重要なIoff機能」以来のブログ投稿となります。
本年もエンジニアの皆様にとってのお役立ち情報をブログで配信していこうと思っておりますので、どうぞよろしくお願いします。
今回のブログでは、FPGA などのデジタル回路設計で重要となる 非同期入力に起因するメタステーブル問題 について解説します。
メタステーブルは発生頻度が低いものの、原因調査が非常に難しい厄介な問題です。
その仕組みと対策を理解しておくことは、安定した回路設計に欠かせません。
みなさん、はじめまして。システム設計課の栗坂です。
みなさんこんにちは、電源設計課の藤田です。
みなさんこんにちは。電源設計課の合田です。
みなさんこんにちは。システム設計課の米谷です。
みなさんこんにちは。第一技術部システム設計課の尾中です。
みなさんこんにちは。カスタム技術課の三谷です。
みなさん、はじめまして。WTI 電源設計課の今井です。